FPGA/CPLD工程师高级开发班—软件无线电方向

     通过本期培训使学员不但能够精通FPGA/CPLD软硬件设计，精通基于实时通信系统的流水线设计、时序设计、乒乓操作设计等重要设计方法和技巧，而且能够掌握数字信号处理和软件无线电设计精髓，能够独立的利用FPGA开发设计高速数字化无线通信接收机和发射机。

     理工科类大专以上学历；喜欢并有志投身于IT事业；具备一定硬件知识；了解Verilog HDL硬件描述语言。

    ◆ 雄厚的师资力量、经典完善的课程体系、提供丰富的课程录象及完善的教学管理确保教学质量
    ◆ 培训结束后免费提供一年的技术支持，充分保证培训后出效果
    ◆ 本期如有未学懂的内容下期可免费再学
    ◆ 培训合格学员可享受免费推荐就业机会

    ● XC3S 400 开发板

    ● 设计《基于GMSK调制解调的高速通信收、发信机》

    【谢大钊】
    ●   华清远见高级讲师，资深工程师，电子科大硕士毕业，8年FPGA和DSP系统开发经验，主要研究基于FPGA和DSP在数字信号处理、通信、导航、控制、视频/图像处理等领域的开发设计工作，研发的产品已经在、外大型工程项目中得到应用。精通FPGA和DSP的软硬件设计方法和技巧，善于解决工程中遇到的疑难杂症。擅长处理低功耗和高速率的FPGA/DSP系统设计和优化具有很丰富的实际工程经验。2年FPGA教学经验，曾为九院、成飞电子等、外大中型知名企业和研究所主持过数次企业员工内训。

       成都分中心（滚动开班）：
       上课地点：成都科华北路99号科华大厦（四川大学大学科技园）6层，查看地图>>
       周末班（周六日上课）：2011年07月16日
       连续班（连续上课）：2011年07月16日

       ◆  课　　时：共10天，每天6学时； 总计60学时
       ◆  培训费用（含教材费）：公司员工（5800元），个人自费（4800元），学生自费（3800元，凭有效证件）
       ◆  外地学员：可协助安排食宿（须提前预定）

单击查看退费规定说明>>>

       ◆  报名电话：028—85405115 85402257
       ◆  联 系 人：陶老师
       ◆  在线咨询：QQ（1119454856）
       ◆  报名邮箱：tjh@farsight.com.cn

       ◆团体报名优惠措施：两人95折优惠，三人或三人以上9折优惠！

       ◆同时报选《FPGA应用设计初级班》，即享受500元现金优惠！

       ◆同时报选《FPGA数字信号处理设计班》，即享受500元现金优惠！

报选此课程可获200元折价劵！

第一篇 FPGA/CPLD的软硬件开发设计

1. FPGA/CPLD基本概念以及Verilog HDL设计（3学时）
2. FPGA/CPLD开发环境、IP核生成工具、测试激励生成器、ModelSim仿真工具、约束、辅助设计工具、配置工具以及在线逻辑分析仪（2学时）
3. 优良高效的Verilog HDL代码风格（1学时）

第二篇 基于FPGA/CPLD的数字信号处理设计方法、技巧及课题实训

1.基于FPGA/CPLD的无符号数运算方法、技巧（2学时）
   本节要点：
   1.1 基于FPGA/CPLD的无符号数运算方法、技巧
   1.2 基于FPGA/CPLD的无符号数运算课题实训
2.基于FPGA/CPLD的有符号数运算方法、技巧（2学时）
   本节要点：
   2.1 基于FPGA/CPLD的有符号数运算方法、技巧
   2.2 基于FPGA/CPLD的有符号数运算课题实训
3.基于FPGA/CPLD的数字信号处理设计方法、技巧（3学时）
   本节要点：
   3.1 基于FPGA/CPLD的数字信号处理设计方法、技巧
   3.2 基于FPGA/CPLD的数字信号处理设计课题实训

第三篇 基于FPGA/CPLD的实时通信系统设计方法、技巧及课题实训

1.基于FPGA/CPLD的模块化设计方法和技巧（2学时）
   本节要点：
   1.1 基于FPGA/CPLD的模块化设计方法和技巧
   1.2 基于FPGA/CPLD的模块化设计课题实训
2.基于FPGA/CPLD的流水线、寄存器平衡技术设计方法和技巧（2学时）
   本节要点：
   2.1 基于FPGA/CPLD的流水线、寄存器平衡技术设计方法和技巧
   2.2 基于FPGA/CPLD的流水线、寄存器平衡技术设计课题实训
3.基于FPGA/CPLD的时序设计方法和技巧（2学时）
   本节要点：
   3.1 基于FPGA/CPLD的时序设计方法和技巧
   3.2 基于FPGA/CPLD的时序设计课题实训
4.基于FPGA/CPLD的乒乓操作设计方法和技巧（1学时）
5.基于FPGA/CPLD的高速率、低功耗设计方法和技巧（1学时）
6.基于FPGA/CPLD的抗干扰、可靠性设计方法和技巧（0.5学时）
7.基于FPGA/CPLD的数据接口设计方法和技巧（0.5学时）
8.基于FPGA/CPLD的资源共享优化设计方法和技巧（0.5学时）
9.基于FPGA/CPLD的关键路径分析、优化设计方法和技巧（0.5学时）
10.基于FPGA/CPLD的布局布线设计方法和技巧（0.5学时）
11.利用LUT四输入特点优化设计方法和技巧（0.5学时）
12.基于FPGA/CPLD的实时通信系统设计方法、技巧综合介绍（3学时）
   本节要点：
   12.1 基于FPGA/CPLD的实时通信系统设计方法、技巧综合介绍
   12.2 基于FPGA/CPLD的实时通信系统设计方法、技巧综合课题实训

第四篇 简单逻辑设计到复杂系统级设计的转变

1. 掌握简单逻辑设计的基础上如何设计复杂系统
2. 简单逻辑设计到复杂系统级设计的转变课题实训

第五篇 FPGA/CPLD在软件无线电中的工程应用与工程课题实训

1.软件无线电系统概述（1学时）
   本节要点：
   1.1 软件无线电系统概述
   1.2 软件无线电的三种结构形式
2.System View以及无线通信系统仿真设计（2学时）
   本节要点：
   2.1 System View的设计方法和技巧
   2.2 基于System View的无线通信系统仿真设计
3.基于FPGA/CPLD的数据采集系统工程应用与工程课题实训（2学时）
   本节要点：
   3.1 Nyquist采样以及可以实现频谱搬移的带通采样（欠采样）
   3.2 在实时通信系统中如何选取适当的采样频率去除混叠信号
   3.3 基于FPGA/CPLD的数值运算以及Q表示法进行数的定标
   3.4 基于FPGA/CPLD的带通采样（欠采样）工程应用以及工程课题实训
4.基于FPGA/CPLD的数字滤波器工程应用与工程课题实训（2学时）
   本节要点：
   4.1 乘累加结构以及分布式算法的FIR数字滤波器
   4.2 SystemView如何产生滤波器系数
   4.3 如何产生滤波器系数
   4.4 基于FPGA/CPLD的FIR数字滤波器工程应用以及工程课题实训
   4.5 基于FPGA/CPLD的高斯滤波器工程应用以及工程课题实训
5.基于FPGA/CPLD的数字上下变频工程应用与工程课题实训（2学时）
   本节要点：
   5.1 基于FPGA/CPLD的本地载波产生原理与工程应用
   5.2 基于FPGA/CPLD的数字上变频原理与工程应用
   5.3 基于FPGA/CPLD的数字下变频原理与工程应用
   5.4 基于FPGA/CPLD的数字上下变频工程课题实训
6.基于FPGA/CPLD的数字调制解调工程应用与工程课题实训（2学时）
   本节要点：
   6.1 数字调制解调的基本原理、设计方法以及影响选择数字调制方式的因素
   6.2 基于FPGA/CPLD的ASK调制解调工程应用以及工程课题实训
   6.3 基于FPGA/CPLD的PSK调制解调工程应用以及工程课题实训
   6.4 基于FPGA/CPLD的MSK调制解调工程应用以及工程课题实训
   6.5 基于FPGA/CPLD的GMSK调制解调工程应用以及工程课题实训
7.基于FPGA/CPLD的多速率信号处理工程应用与工程课题实训（2学时）
   本节要点：
   7.1 多速率信号处理概述以及取样率变换性质
   7.2 基于FPGA/CPLD的抽取工程应用以及工程课题实训
   7.3 基于FPGA/CPLD的插值工程应用以及工程课题实训
8.基于FPGA/CPLD的同步技术工程应用与工程课题实训（2学时）
   本节要点：
   8.1 基于FPGA/CPLD的载波同步工程应用与工程课题实训
   8.2 基于FPGA/CPLD的位同步工程应用与工程课题实训
   8.3 基于FPGA/CPLD的帧同步工程应用与工程课题实训

第六篇 项目实训

项目名称：基于GMSK调制方式的高速数字化无线通信系统
核心技术：带通采样（欠采样）、数字下变频、GMSK调制解调、位同步、抽样判决、帧同步、数字上变频、带通滤波、高斯滤波、抽取、插值、低通滤波。（注：这些核心技术全部是通过软件编程的方式实现）
项目主要内容：
   该通信系统有两部分组成，一部分为高速数字化无线通信发射机，一部分为高速数字化无线通信接收机。
在基于FPGA设计的高速数字化无线通信发射机中，信源码速率为100KHz，经过适当的编码后，通过插值、低通滤波，取样率变换后进行GMSK调制，然后再通过数字上变频将基带信号混频到中频信号，再经过带通滤波后送D/A转换器输出中频信号（或射频信号）。以上这些工作全部是在FPGA内通过Verilog HDL编程实现。
   在基于FPGA设计的高速数字化无线通信接收机中，A/D转换器前的中频信号（或射频信号）通过带通采样、带通滤波后发生频谱搬移，把信号搬移到一个新的中频信号，对此新中频信号进行数字下变频，混频后得到I、Q两路基带信号，然后进行GMSK解调，再通过抽取、低通滤波，实现取样率变换后通过位同步、抽样判决以及适当的解码，终恢复出发射机中信源的原始码元。以上这些工作也全部是在FPGA内通过Verilog HDL编程实现。

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